相信我們都有所體會，當我們在購買蘋果手機時，不同的內存大小價格也差距很大，這個內存指得就是閃存(Flash)，蘋果是*家利用閃存來存儲數(shù)據的公司。閃存又包括NOR Flash和NAND Flash二種，不過NOR Flash的容量較小一般為1Mb-2Gb，而NAND Flash能提供極高的單元密度，可達到高存儲密度，適用于大量數(shù)據的存儲，因此也是主流的閃存技術。從2018年開始，全球大多數(shù)的智能手機都已開始使用3D NAND存儲芯片，不僅是智能手機，3D NAND芯片在數(shù)據中心、云、服務器、SSD、PC等領域也非常受歡迎。

　　在3D NAND技術推出之前，NAND閃存均為2D平面形式。2D NAND架構的原理就像是在一個有限的平面上蓋平房，平房的數(shù)量越多，容量也就越大。過往存儲芯片廠商將平面NAND中的單元尺寸從120nm擴展到1xnm 節(jié)點，實現(xiàn)了100倍的容量。不過隨著單元尺寸達到14納米的物理極限，2D結構在擴展存儲容量方面有著很大的局限性(當工藝尺寸達到一定階段之后，閃存就很容易因為電子流失而丟失其中保存的數(shù)據)。

　　隨著2D NAND的微縮達到極限，2007年東芝(現(xiàn)在的鎧俠)提出了3D NAND結構的技術理念，3D NAND是行業(yè)的一個創(chuàng)新性方向。與減少每個節(jié)點單元尺寸的平面NAND不同，3D NAND使用更寬松的工藝，大約介于30 納米到 50 納米之間，它通過增加垂直層數(shù)來獲得更大的存儲容量。因此，我們也可以看到，目前主流的存儲芯片制造商均在競相通過增加3D NAND垂直門數(shù)，以此來提高存儲密度。他們已經規(guī)劃了下一代3D NAND產品，包括232層/238層，甚至更大到4xx層甚至8xx層。雖說都在蓋樓，但是各家蓋樓所采用的架構卻有所不同。

　　架構一：V-NAND，代表廠商：三星

　　2013年，三星率先推出了V-NAND閃存，其中的V代表Vertical，垂直的意思，這是一種通過垂直堆疊3D空間中的穿孔連接其單元層的解決方案。三星是世界上*家開發(fā)和商業(yè)化3D內存解決方案的公司，也為存儲器行業(yè)創(chuàng)造了全新的范例。

　　2013年，三星所開發(fā)的*個 V-NAND閃存僅有24層，目前三星的V-NAND已經發(fā)展到第八代，它共有200多層。2022年11月7日，三星宣布已開始量產具有200層以上的第八代1 TB的3D NAND (V-NAND)，并計劃根據消費者需求將其推向市場。 而且三星的目標是到2030年實現(xiàn)1000層。V-NAND閃存不斷發(fā)展，每一代新的V-NAND都帶來了顯著的性能提升，以及更低的功耗。

　　在此，值得一提的是，在V-NAND 128層以前，三星的V-NAND采用的是單層蝕刻技術，它通過圓柱形通道連接電池，能夠一次堆疊超過100層，并通過10億多個孔互連。除了其創(chuàng)新的結構，V-NAND還采用了電荷陷阱閃存 (CTF) 技術來消除單元間干擾。通過在電池中引入非導電的氮化硅層，CTF技術使V-NAND技術免受電荷泄漏和數(shù)據損壞的影響。憑借著這一超高縱橫比 (UHAR) 孔蝕刻支持的單層技術，三星一直主導著128層的3D NAND。

　　但是單次刻蝕最多也就到128層，因此，在 128 層設備之外，許多競爭對手采用的都是雙層方法，例如美光將兩個88層的結構相互堆疊，從而形成一個176層的器件;英特爾的144L 3D QLC設計已經轉向了3層堆棧：48 + 48 + 48層，這種方法更容易實施。層數(shù)越少，執(zhí)行HAR蝕刻步驟就越容易。

　　到了第七代512Gb 176層的TLC芯片，三星開始采用COP(Cell-on-Periphery)結構，后續(xù)1Tb 238L TLC產品將是第二代COP TCAT V8 V-NAND。COP結構的存儲單元陣列區(qū)域位于外圍設備上方，但COP結構還是有部分外圍設備仍位于單元外部，這意味著必須減少單元陣列以及單元陣列下方和旁邊的外圍區(qū)域，來減小芯片尺寸。

　　架構二：CuA，代表廠商：美光/英特爾

　　美光從*代32層3D NAND就開始采用這種在芯片的外圍邏輯上構建其3D NAND陣列的方法，美光將之稱為是CuA(CMOS-under-array)。該架構為容量增長、密度、性能和成本改進提供了一種擴展方法。將NAND的位單元陣列堆疊成更多層，每平方毫米硅片提供更多bit，從而實現(xiàn)更高的密度和更低的每bit成本。

　　2022年7月下旬，美光宣布了其232層3D NAND，據美光稱，此232層的3D NAND實現(xiàn)每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同類TLC產品高35%到100%。據美光的信息，該3D NAND設備分成六個平面(當今市場上的許多NAND設備只有兩個平面，也有的前沿設計采用四個平面分區(qū)來通道命令和數(shù)據流)，以實現(xiàn)更高的并行度，從而提高性能。在每個芯片的基礎上，增加的并行性通過支持可以同時向 NAND 設備發(fā)出更多的讀寫命令，提高了順序和隨機訪問的讀寫性能。就像高速公路一樣，車道越多，擁堵越少，通過給定區(qū)域的交通流量就越大。目前美光的232 層 NAND已出貨。

　　英特爾和美光此前研發(fā)了FG CuA 3D NAND，在此科普一下，NAND閃存的存儲單元技術大致分為浮柵(FG)技術和電荷陷阱(CT)技術。FG技術存儲單元有一個柵極(浮動柵極)，它在單元晶體管的控制柵極和溝道之間電浮動，通過向浮動柵極注入電荷(改變單元晶體管的閾值)來寫入數(shù)據。

　　此前的2D NAND閃存所使用主流技術正是FG技術，不過隨著NAND閃存技術從2D走向3D，除了英特爾-美光聯(lián)盟外，各大廠商都放棄了FG技術，轉而采用CT技術，如上文中提到的三星。采用CT技術的主要原因是CT技術在制造通孔存儲器時比FG技術簡單。而FG 技術因其*的數(shù)據保留特性、高溫特性和優(yōu)于CT技術的可控性而受到高度評價。

　　英特爾-美光聯(lián)盟開發(fā)的3D NAND閃存技術共有三代，*代是結合了32層內存通孔和TLC(3bit/cell)型多級內存的硅die，內存容量為384Gbit。第二代全面引入了CuA技術,將層數(shù)增加一倍至64 層(2個32 層堆疊)的硅芯片，并與 TLC 和 QLC(4 bit/cell)多級存儲器技術相結合實現(xiàn)了商業(yè)化。第三代達到96層(2個48 層堆疊)，存儲容量與二代持平，硅面積減少至76%左右。

　　Intel-Micron聯(lián)盟的3D NAND閃存技術

　　(圖源：pc.watch)

　　Intel 第四代的144層轉向自研，該NAND string首次在source和bitline之間由三層(upper deck，middle deck，lower deck和48L)組成，并為TLC和QLC設備保留了FG CuA結構。每個deck都可以分配給 QLC 或 SLC 塊的任意組合，以充分受益于英特爾在存儲系統(tǒng)中的新的block-by-deck概念。

　　不過英特爾已經退出了3D NAND市場，以90億美元的價格將該業(yè)務出售給了SK海力士。

　　架構三：BiCS，代表廠商：鎧俠/WD/SK海力士

　　鎧俠(Kioxia)和西部數(shù)據(WD)正在聯(lián)合開發(fā)名為 BiCS Flash的3D NAND。鎧俠的前身是東芝，如開頭所述，東芝是世界上*個發(fā)明閃存(1987年)并且提出3D NAND技術的公司。早在Kioxia還是東芝的時候，就與SanDisk建立了閃存合作伙伴關系，后來西部數(shù)據收購了SanDisk，東芝成為了Kioxia，兩家便成立了合資企業(yè)Flash Ventures(FV)，成為合作伙伴。FV由WD / Kioxia各擁有50/50的份額，晶圓產能也被分成50/50的份額。

　　KIOXIA于2007年在學術會議上提出了BiCS FLASH™“批處理技術”的概念。據鎧俠對BiCS FLASH™“批處理技術”的解釋是：在BiCS FLASH™中，有一個板狀電極作為控制柵(下圖中的綠色板)和絕緣體交替堆疊，然后垂直于表面同時打開(沖孔)大量的孔。接下來，在板狀電極中打開的孔的內部部分填充(堵塞)電荷存儲膜(粉紅色部分)和柱狀電極(灰色部分為柱狀結構)。在此條件下，板狀電極與柱狀電極的交點為一個存儲單元。在BiCS FLASH™存儲單元中，電子在穿過柱中心的電極(灰色結構)和電荷存儲膜(粉紅色)之間交換。這樣，存儲單元不是一層一層地堆疊起來，而是先堆疊板狀電極，然后在它們之間開一個孔，連接電極，這樣就形成了所有層的存儲單元一次性降低制造成本。

　　2015年鎧俠&西部數(shù)據推出了48層BiCS 3D NAND ，2017年為64層，2018年為96層，2020年達到112層。2021年，鎧俠和西部數(shù)據宣布了他們的第六代 BiCS 3D NAND 技術，該技術有162層，這也是采用CuA概念的*款產品。西部數(shù)據透露的路線圖中顯示，下一代“BiCS+”將在2023 年底推出，層數(shù)應增加到200多個。

　　西部數(shù)據的NAND發(fā)展路線圖

　　(圖源：西部數(shù)據)

　　作為全球最主要的NAND閃存公司之一，SK海力士是最后一家開發(fā)3D NAND閃存技術的公司。據Tech insights的分析，從2015年到2019年，SK Hynix陸續(xù)開發(fā)了四種類型的存儲單元陣列：2015年至2016年開發(fā)的*存儲單元陣列采用類似于Kioxia開發(fā)的稱為“ SP-BiCS”的單元陣列“ P-BiCS”的結構，似乎是32層;2017年其又開發(fā)了存儲單元陣列的改進版本—“ DP-BiCS Gen1”，估計為48層;2018年，SK海力士開發(fā)了一種名為“ DP-BiCS Gen2”的存儲單元陣列，該陣列具有將存儲堆棧分為兩個“層”(也稱為“甲板”)的結構，估計為72層。

　　架構四：4D PUC，代表廠商：SK海力士

　　2018年11月，從第四代96層3D NAND開始，SK海力士推出了新的命名法——4D PUC(Periphery Under Cell)，PUC是一種將外圍電路重新定位到電池底部的技術，如下圖所示。盡管有這個名字，該公司并沒有在四維空間中創(chuàng)建產品，“4”這個數(shù)字所代表的其實是一種先進性(而不是指進入第四維度)。它是3D架構變體的商品名，首批所謂的4D NAND設備提升了CTF(電荷擷取閃存)NAND陣列下的外圍電路，從而在芯片上節(jié)省更多空間，并進一步降低生產成本。按照SK海力士的說法，與3D相比，4D 產品單位單元面積更小，生產效率更高。

　　98層之后，SK海力士陸續(xù)開發(fā)出128層、176層3D NAND。2022年8月，SK海力士宣布已開發(fā)出世界最高238層4D NAND閃存，也是尺寸最小的NAND，預計2023年上半年開始量產。SK 海力士目前的4D NAND技術現(xiàn)已被公認為行業(yè)標準。

　　PUC架構使得4D NAND允許在固定區(qū)域內實現(xiàn)高密度，減小了芯片尺寸，但缺點是堆疊技術可能在未來達到極限。SK海力士計劃以多站點電池(MSC)為核心來克服這一障礙，通過微制造將現(xiàn)有電池分成兩個較小的電池來存儲數(shù)據，減少電池堆疊的數(shù)量，同時水平擴展電池密度，這也是SK海力士 4D 2.0的技術概念的核心要素之一。

　　架構五：Xtacking，代表廠商：長江存儲

　　3D閃存中除了存儲陣列之外這些外圍電路會占據相當大的芯片面積，可以看出，上述這些存儲廠商所采用的架構大多是是將外圍電路放到存儲單元下方。而長江存儲所采取的是與其他公司完全不同的方法——Xtacking。

　　Xtacking技術是把存儲陣列和外圍電路分開來做，分別在兩個獨立晶圓上加工，雖然NAND閃存不適合用更先進的制程來加工，但是外圍的電路卻可以。兩部分選用合適的工藝節(jié)點完成后，完成的內存陣列晶圓通過數(shù)十億個垂直互連通道(VIAs)連接到外圍晶圓。如下圖所示，將外圍電路位于內存之上，然后通過銅混合鍵合技術堆疊并連接它們，可實現(xiàn)更高的位密度。但是這種粘合技術仍然很昂貴。

　　總結

　　迄今為止，主流的3D NAND架構大抵有以上這五種：V-NAND、BiCS、CuA(COP)、4D PUC和Xtacking。然而就像蓋高樓大廈一樣，簡單的堆層數(shù)不是最終目的，高樓不僅要高，還要保證可以通過安全高效的電梯輕松抵達，即每個存儲芯片內部的V-NAND能否以更快、更高效、更省電的方式繼續(xù)上升?這就非�？简灨骷业谋绢I。隨著NAND技術的進步，局限性也將浮出水面。