臺積電披露3nm工藝更多細節(jié)信息 晶體管密度是5nm工藝1.7倍

　　【TechWeb】8月25日消息，據(jù)國外媒體報道，正如外媒此前所預期的一樣，芯片代工商臺積電在今日開始的全球技術(shù)論壇上，披露了下一代先進工藝3nm的更多細節(jié)信息。

　　2020年的臺積電全球技術(shù)論壇，是他們舉行的第二十六屆全球技術(shù)論壇，論壇上分享了第一代5nm、第二代5nm、4nm等先進工藝方面的信息，但在5nm工藝已經(jīng)投產(chǎn)的情況下，外界最期待的還是5nm之后的下一個全新工藝節(jié)點3nm工藝。

　　在今天的論壇上，臺積電也披露了3nm工藝的相關(guān)信息。他們的3nm工藝，仍將繼續(xù)使用鰭式場效應(yīng)(FinFET)晶體管，不會采用三星計劃在3nm工藝節(jié)點上使用的環(huán)繞式閘極電晶體(GAA)。

　　同第一代的5nm工藝相比，3nm工藝將使芯片的性能提升10%到15%，能耗降低25%到30%，臺積電方面承諾3nm工藝的晶體管密度將是5nm工藝的1.7倍。

　　外媒在報道中表示，臺積電的3nm工藝的晶體管密度，將是第一代的7nm工藝的3倍，可使芯片的能耗降低51%，性能提升32%。

　　按計劃，臺積電的 3nm工藝，將在明年進入風險試產(chǎn)，2022年下半年大規(guī)模量產(chǎn)。